还是在sina吧   2009-12-01 15:01:48

好像登不上了，懒得再折腾，还是sina比较稳定些。一直有个想法，想定制一个用于verilog&vhdl编辑的vim环境...晚上搜索了下，发现有个现成的东西可以用《基于vim的verilog编辑IDE环境...所以计划改变，先试下看看，另外就是这篇文章中只有verilog的解决方法，没有vhdl...

作者：guomengmail （和风细雨） 标签：verilog vim 订阅

大三项目总结   2009-11-29 13:55:09

同时拓展了其应用领域。2.项目进展i)“立项”时期（12 月至 1 月）本项目应是在 11 月便已由团队导师组与甲方签订合同并立项，因而 12 月至1 月事实上是方案调研阶段，甲方给的需求并不具体，事实上在后期对需求作了一些变动，给项目的开发带来困难并导致项目的延期...

作者：swordflyer （swordflyer的博客） 标签：fpga verilog 项目总结 杂谈 订阅

verilog model of IS61LV25616 (SRAM)   2009-11-24 13:39:50

SRAM,256K x 16=4M;speed:10ns./Note;1) Please include"+define+OEb"in running script if youwant to check//timing in the case of OE_being set./2) Please specify access time by defining tAC_10 or tAC_12.`define OEb`definetAC_10//tAC_10 or tAC_12...

作者：fanaishen （fanaishen的博客） 标签：verilog hdl is61lv15616 it 订阅

转载：我的FPGA学习历程   2009-11-20 10:16:34

但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果...

作者：天易飞飏 （天易飞飏的杂货铺） 标签：fpga verilog 开发 altera niosii 杂谈 订阅

(转载)一篇很好的文章，学verilog的可以好好看看   2009-11-19 10:23:03

这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。2.代码规范。a.设计要参数化。比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写：parameter CLK_PERIOD...

作者：红苹果 （红苹果的博客） 标签：verilog 杂谈 订阅

Verilog HDL 语言编程心得，欢迎补充   2009-11-18 21:22:20

C我可以说自己不是高手，不过verilogHDL我可是绝对的菜鸟，刚被迫编了个或者说改编了个交通灯控制程序，错误频频，错规错，菜鸟也可以有心得是吧，查了好多资料也没有专门对初学者易犯的错误进行点评的，弄得自己走了好多弯路。现在把我的那些低级错误自己记录一下...

作者：kaede （冷艳钜的BLOG） 标签：verilog hdl 初学者 编程技巧 it 订阅

Synopsys VCS 6.1 Linux 编译型Verilog模拟器   2009-11-08 17:33:22

中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。VCS Verilog Compiled Simulator) provides a fully-featuredimplementation...

作者：changleshuo （changleshuo的博客） 标签：synopsys vcs linux verilog模拟器 it 订阅

我设计的各种数字乘法器，各有千秋。（代码全公开！)   2009-11-07 13:59:17

关键字：edacpldveriloghdl数字系统设计数字乘法器it为了便于对比，笔者计划将它们的RTL图手绘出来...1080下面是它们的verilog代码。第一次用小v，感觉有很多地方不如VHDL。它的并行赋值语句少得可怜，仅assign一条，没有了with..select.。如果你懒得推算真值表，...

作者：陈初欣 （墨完巴的储物戒指） 标签：eda cpld verilog hdl 数字系统设计 数字乘法器 it 订阅

Verilog 的初步认识&一周总结   2009-11-01 22:25:55

M就是指进步10秒，A就是指进步10秒是比较现实的，可以接受的，比如进步30秒就是不现实无法接受的，R就是指为了进步10秒你要安排其他一些相关性目标，比如要有跑步练习场地，比如每天安排跑2次1000米，好，步入正题了。这周刚接触到Verilog，进度也有点慢，只能谈谈初步认识...

作者：dylan （dylan的博客） 标签：verilog smart 订阅

fifo verilog   2009-10-23 17:40:25

module fifo(datain,rd,wr,rst,clk,dataout,full,empty);input datain;input rd,wr,rst,clk;output dataout;output full,empty;wire dataout;reg full_in,empty_in;reg mem;reg rp,wp;assign full=full_in;assign empty=empty_in;/memory read out assign dataout...

作者：蝈蝈 （蝈蝈的BLOG） 标签：fifo verilog 杂谈 订阅